Verilog与SystemVerilog编程陷阱：如何避免101个常犯的编码错误

StuartSutherland，IEEE1800工作组的成员，该工作组负责起草Verilog和SystemVerilog标准。早在1993年也就是Verilog标准的诞生之际，他就已经涉足其标准的定义。同时他参与SystemVerilog标准也可追溯到2001年。此外，Stuart是IEEE官方Verilog和SystemVerilog语言参考手册的技术编辑。Stuart先生作为独立Verilog顾问，专注提供针对VerilogHDL、SystemVerilog和PLI的综合性专家训练。Stuart是《SystemVerilogforDesign》《Verilog-2001，AGuidetotheNewFeaturesintheVerilogHardwareDescriptionLanguage》的合著者，也是《TheVerilogPLIHandbook》和颇受推崇的《VerilogHDLQuickReferenceGuide》及《VerilogPLIQuickReferenceGuide》的作者。DonMills，从1986年开始涉足ASIC的设计。在此期间，他参与了超过30个ASIC项目。Don从1991开始使用自顶向下的设计方法（综合设计编译器1.2）。Don在几个公司开发并实施了自顶向下的ASIC设计流程。他精通工具整合和流程自动化。Don作为SystemVerilog和Verilog内部咨询师服务于美国微芯技术公司。Don是IEEEVerilog和SystemVerilog委员会的成员，该委员会致力于Verilog和SystemVerilog语言的发布和完善。Don是多篇文章的作者或合著者，例如《SystemVerilogAssertionsareforDesignEngineersToo！》及《RTLCodingStylesthatYieldSimulationandSynthesisMismatches》。