书目

SystemVerilog验证方法学

内容简介

本书借助许多用SystemVerilog编写的例子，介绍和说明一套完整的验证方法学。它涵盖了所有最新的验证技术，其中包括：验证计划制定、TestBench架构、受约束随机激励产生、以覆盖率为主导(coverage-driven)的验证、基于断言(assertion-based)的验证、形式化分析，以及基于一个开放、完善的方法学上的系统级验证。此外，本书也包括标准程序库、VMM和VMM检查器，从而可帮助缩短验证开发的时间。本书可作为电子工程类、自动控制类、计算机类的大学本科高年级学生及研究生教学用书，亦可供其他工程人员自学与参考。

作者简介

JanickBergeron是为Synopsys公司工作的科学家，一本最畅销的书WritingTestbench-es：FunctionalVerificationofHDLModels的作者，他也是验证规范仲裁主持人。他曾经在滑铁卢（Waterloo）大学获得电子工程硕士学位，在魁北克西谷提密（duQuebecaChicoutime）大学获得工程学士学位，并在俄勒岗（Orgon）大学获得MBA学位。

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其他版本

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